архитектурой динамической памяти — SLDRAM (SyncLink DRAM), работать над которой начали еще сначала 1995 года. Даже на нынешний день (по прошествию практически 7 лет) SLDRAM не является массовым коммерческим продуктом и до этого времени находится в стадии доработки и отладки. Наиболее того: мысль SLDRAM чуток ли не полностью "портирована" в архитектуру новейшего поколения DDRII. Так как обзоров и статей, посвященных SLDRAM, очень не достаточно, то было бы несправедливо обойти стороной эту уникальнейшую во всех отношениях технологию не познакомиться с ней подробнее.
Весь следующий очень большой материал достаточно детально и на довольно высочайшем уровне обрисовывает данную архитектуру. Таковым образом, делается попытка собрать, упорядочить и систематизировать все имеющиеся сейчас материалы, — как теоретические сведения из спецификаций, так и результаты тестов, — посвященные описанию данной для нас блестящей идеи. Ввиду того, что новейшие технологии в области оперативной памяти в ближайшее время начали развиваться стремительными темпами, думается, настало время познакомиться с другой Основной показатель динамической памяти (DRAM либо ДОЗУ), как понятно, заключается в обеспечении как можно большей емкости и скорости за как можно наиболее малую стоимость. Это достигается 2-мя способами: Оптимизацией процесса разработки, обеспечивающей минимизацию конечной цены изделия технологии и уменьшении площади кристалла), сэкономить на производстве и обеспечить как можно наименьшую стоимость за мб Внедрением как можно наименьшей проектной нормы производства чипа, что дозволяет прирастить размер памяти конечной микросхемы (информационная плотность — обеспечение как можно большего размера ОЗУ при использовании наиболее совершенной Память SLDRAM разработана для внедрения в самом широком диапазоне ПК — от настольных и мобильных компов до высокопроизводительных рабочих станций и серверов. Это достигается благодаря высочайшей пропускной реальной возможности и эффективности, небольшим задержкам, низкому энергопотреблению, легкой способности наращивания размера и расширяемости (масштабирования) для обеспечения целом, но имеет достаточно суровые индивидуальности, основанные на на сто процентов пакетном протоколе, что исключает сопоставимость с хоть какими иными архитектурами, делая данную неповторимой. широкой и/либо глубочайшей иерархии конфигурации подсистемы памяти. Микросхема SLDRAM предоставляет собой внутрикристальную конфигурацию множественных независящих логических банков, обеспечивает скорые циклы обращения шины (Bus Turnaround) при проведении операций чтения/записи и способность работать в на сто процентов конвейеризированном пакетном режиме. Адресация SLDRAM происходит согласно всем главным требованиям, предъявляемым к динамической памяти в Ежели говорить поточнее, то SLDRAM представляет собой эволюционирующую технологию ДОЗУ, являющуюся последующей ступенью в развитии динамической памяти от асинхронной EDO DRAM до синхронной DDR SDRAM, включающей некие главные моменты строительных особенностей, таковых как множественные независящие внутренние банки с неповторимой иерархической организацией, полная синхронизация с тактовым интерфейсом, односторонее терминирование, неповторимый дифференциальный сигнальный протокол, 100% пакетный протокол с программируемыми длинами временная и температурная калибровки, полная обратная сопоставимость снутри архитектуры} => SLDRAM. Эти индивидуальности стоят в базе концепции отделения пакетов и на сто процентов параллельный интерфейс. Схему эволюции можно представить последующим образом: EDO DRAM => {+ синхронизация операций и внутренних банков} => SDRAM => {+ передача данных по фронту/срезу синхросигнала} => DDR SDRAM => {+ пакетный протокол ввода/вывода, шин команд/адреса, синхронизации и контроля DRAM от интерфейса данных, чем и достигается высочайшая эффективность работы и усовершенствованная помехозащищенность — момент, позаимствованный у фаворита строительных инноваций динамической памяти — RDRAM. С возникновением технологии действенного удвоения существенное увеличение эффективности и скорости выполнения операций с возможностью улучшения такового параметра, как запас пропускной возможности (DDR — Double Data Rate), при котором данные передаются по фронту/срезу синхросигнала, стало вероятным регулирования временных характеристик (Time Margin) без какого-нибудь роста настоящей частоты функционирования. Так, мысль SLDRAM базируется на главных моментах технологии синхронной памяти и удвоения скорости передачи данных в совокупы со 100% пакетным предшествующего поколения устройств с следующими — так именуемый гибкий интерфейс полной сопоставимости от поколения к поколению протоколом, внутрисистемной и тайминговой (временные характеристики) оптимизаций, также полной совместимостью на всех уровнях (GtG — Generation-to-Generation). В протяжении наиболее 20 лет сменилось 9 поколений ДОЗУ, повсевременно совершенствуясь и приобретая некие индивидуальности. На текущий момент можно огласить, что SLDRAM включает все самые передовые идеи и самые фаворитные черты, характеризующие самые современные типы динамической памяти, включая SDRAM, концепцию DDR и базовую идею RDRAM, и нацелена сначала на обеспечение только низкой стоимости. Пакеты команд SLDRAM включают запасные биты (Spare Bits) для согласования операций адресации наиболее чем на четыре поколения вперед (4G), в чем и заключается принцип GtG — протокол SLDRAM дает возможность микширования разноскоростных интерфейсов в одной системе: к примеру, устройство (микросхема) памяти с "линейной" пропускной способностью (PBW — Pin BandWidth, скорость передачи инфы по одной полосы 400 Mbps/p с меньшей из присутствующих пропускной способностью — в данном случае с 400Mbps/p. В рассмотрении технологии и принципов функционирования SLDRAM, равно как и остальных интерфейсов ДОЗУ, употреблять конкретно "линейную" пропускную способность чрезвычайно комфортно — так наиболее наглядно показывается эффективность использования шины данных, выражаемая в мб в секунду на вывод) 800 Mbps/p может свободно работать в системе с микросхемами, имеющими данных и загрузка протокола. В одной системе SLDRAM может быть внедрение до 4 разных генераций. 1-ые 64 Мбитные микросхемы SLDRAM, имея шину данных шириной 16 бит и пропускную способность 800 Мбайт/с (на частоте 200 MГц), обеспечивают PBW в 400 Mbps/p. Следующие четыре генерации обеспечивают "линейную" пропускную способность в 600 Mbps/p, 800 Mbps/p и 1.2 Gbps/p. Отдельный энтузиазм представляет собой вопросец цены/производительности, в данном случае подразумевающего "разумное" отношение "линейной" пропускной возможности к размеру микросхемы. Новейший скоростной интерфейс SLDRAM сейчас намного опережает ядро не претерпело полностью никаких конфигураций: база ячейки памяти — все этот же транзистор с емкостью. Фактически, сама интерфейс обычного синхронного ДОЗУ. Тут имеется ввиду конкретно внутренняя логика и интерфейсные цепи, так как производительность ядра повсевременно улучшается за счет внедрения совершенствующейся современной проектной нормы, уменьшения длин сигнальных трасс и оптимизации внутренней схемотехники, что улучшает фрагментацию матрицы массива. слов (в данном случае слово — ширина наружной шины данных микросхемы памяти). К примеру, в х16 микросхеме DDR SDRAM (наружная шина данных 16 бит) с "линейной" пропускной способностью 200 Mbps/p два слова должны быть считаны либо записаны по внутренней шине шириной 32 бита за один 10 нс цикл ядра. Данное событие приводит к тому, что нужно наращивать ширину внутренней шины данных, что, понятно, наращивает площадь кристалла. К примеру, чипы SDRAM, DDR и SLDRAM употребляют ядро DRAM, имеющее время страничного цикла, грубо говоря, около 10 нс. Для того, чтоб получить скоростной интерфейс с производительностью, большей, чем дает время страничного цикла ядра, нужно применять параллельную подборку пары Так, к примеру, 16 Mбитный устройство x16 SDRAM имеет PBW в 100 Mbps/p, что уравнивает производительность ядра и пропускную способность интерфейсной схемы. Интерфейс DDR с PBW 200 Mbps/p уже наиболее привлекателен для 64 Мбитных устройств памяти, имеющих достаточное количество логических банков памяти для поддержки внутренней шины данных в 32 бита без необходимости существенного роста площади кристалла. Микросхема первого поколения х16 SLDRAM с "линейной" пропускной способностью 400 Mbps/p употребляет внутреннюю шину данных шириной 64 бита, что делает разумным употреблять стартовый размер в 256 Мбит. Ежели разглядывать последующие поколения SLDRAM, то устройство с 800 Mbps/p, имеющее внутреннюю шину данных 128 бит (фактически говоря, микросхема памяти хоть какой базовой архитектуры с таковым внутренним каналом), не будет иметь высшую эффективность, ежели его емкость будет наименее 1 Гбита. Вообщем говоря, для архитектуры SLDRAM понятие «физический банк» неприменимо, так как один устройство памяти является перегрузка на канал — наибольшее количество микросхем памяти на один канал с учетом используемой конфигурации на сто процентов перекрывает шину данных контроллера (управляющего устройства). Физическим ограничением в рассматриваемой архитектуре (буферизируемые/не буферизируемые шины). Потому, понятие «банк» рассматривается только как логическая база — как составляющая часть ядра микросхемы памяти. В техническом плане, SLDRAM определяется как "интеллектуальная", скоростная и вы-сокоточная память, базирующаяся на модели верньерного (Vernier) согласования, способная гибко, верно и бы-стро настраивать и перестраивать многофункциональные блоки под нужную схему функционирования с учетом конфигурации температуры и появления флуктуаций напряжения — все эти индивидуальности опираются на специ-альные разделы теории обратной связи и преобразований сигналов. Система способна практически сразу опосля включения питания самонастроиться, установив Вопросец низкой стоимости микросхем ДОЗУ упирается в таковой показатель, как процент выхода годных микросхем, который должен быть как можно больше. Но твердые требования тайминговых схем, диктуемые чрезвычайно высочайшей частотой функционирования, чертовски понижают требуемый высочайший показатель процента выхода годных. Невзирая на это, современный уровень технологии и норм производства в состоянии решить данную делему. нормально для текущей конфигурации все надлежащие характеристики, вне зависимости от того, какой "микс" генераций микросхем SLDRAM употребляется — индивидуальности схемы GtG. Пакетный протокол SLDRAM предугадывает настройку времени установки и ожидания, Забегая вперед, принципиально отметить как это происходит. Все устройства (микросхемы раздельно либо в составе модуля) подключаются к шинам задержку данных, также выходных управляющих уровней персонально для каждой микросхемы, чтоб адаптировать и согласовать режим функционирования подсистемы памяти с системными операциями. команд/адреса и данных параллельно, и, чтоб избежать ответа на одну команду несколькими микросхемами, каждой из их в момент включения питания присваивается неповторимый номер. В итоге любая микросхема постоянно отвечает лишь на ту команду, которая предназначена специально для нее. Для передачи команд и адреса SLDRAM употребляет однонаправленный синхросигнал, в отличие от RDRAM, которая употребляет двунаправленный (CTM и CFM), и, чтоб избежать лишнего запаздывания сигнала от микросхем, находящихся далее от контроллера, Временами осуществляется рекалибровка внутренних цепей (согласование по уровню напряжения и таймингам) и, соответственно, перестройка режима временные характеристики (тайминги) каждой из их определяются при включении питания. При всем этом в управляющие регистры каждой микросхемы записывается время, через которое она обязана реагировать на поступивший сигнал. К примеру, в микросхемы, находящиеся далее от контроллера либо наиболее медленные, записывается наименьшее значение задержки. Таковым образом, ответ на команду, отправленную первой и крайней микросхемам, поступит сразу, потому что 1-ая микросхема ответит на него незначительно позднее, что компенсирует время, затраченное сигналом на достижение крайней. Время задержек определяется методом опроса всех устройств и измерения времени отклика от каждого из их. работы микросхем памяти, чтоб согласоваться с системными девиациями. Процесс ре-калибровки делается, беря во внимание условия функционирования и возможную непостоянность напряжения и частоты — еще одна отличительная изюминка, отчасти позаимствованная Не считая перечисленных выше причин на низкую стоимость SLDRAM влияет внедрение обыденного корпуса, способов упаковки микросхемы и технологии производства монтажной печатной платы у RDRAM. Упругость пакетного протокола SLDRAM, определяющая уровень трудности внутрисхемной реализации интерфейса, дозволяет обеспечивать довольно высочайший процент выхода годных и низкую стоимость. (PCB — Printed Circuit Board) для модуля памяти. Микросхемы SLDRAM пакуются в обычный 80pin корпус TSOP (Thin Small Outline Package) c 0.5mm расстоянием меж примыкающими выводами, либо в 64pin упаковку VSMP (Vertically Surface Mounted Package) для вертикального монтажа c шахматным расположением выводов, с 0.8mm расстоянием меж примыкающими выводами на искосок — некоторое подобие SVP, использующееся в Base/Concurrent RDRAM. С буферизирующими модулями Так как SLDRAM Incorporated — это целый консорциум, то эталон является на сто процентов открытым и сертифицирован на уровне IEEE (концепция интерфейса RamLink стандартизирована как IEEE Std 1594.4-1995, а SyncLink — как IEEE 1596.7-199x) и JEDEC. В группу вошли: Fujitsu Microelectronics, Hitachi Semiconductor, Хэндэ Electronics, IBM Global Procurement, IBM Microelectronics Division, LG Semiconductors, Matsushita Electric, Micron Technology, Митсубиши Electric, MOSAID Technologies, Mosel Vitelic, Motorola Corporate Communications, NEC Electronics, Siemens Components, Texas Instruments, Toshiba Electronic Components, Vanguard International Semiconductor. Открытость эталона дозволяет производителям изготавливать разные продукты каждые для собственной ниши рынка и уровня приложений, не считая что обеспечивается неизменное улучшение и контроллер (управляющее устройство) SLDRAM употребляет лишь 33 скоростных сигнала для обеспечения гигабайтной конфигурации подсистемы памяти. "Ширина" модулей предугадывает канал данных шириной 16/18 бит без каких или доп изощрений со стороны контроллера. Для производства 2х - либо 4х-слойных монтажных плат для модулей памяти с 5mil нормой трассы применяется обычный FR4-материал. развитие данной неповторимой технологии ДОЗУ. является логическим продолжением и усовершенствованием шинной структуры RamLink, применяющейся при разработке памяти RLDRAM вся группа разрабов практически вполне плавненько "портировала" идею SLDRAM в предстоящее развитие технологии синхронного ДОЗУ: со 2-ой половины 1999 года проект SLDRAM, так не преодолев "Show me the hardware"-синдром, официально считается закрытым, а (RamLink DRAM) — первого ответного хода пары компаний на RDRAM от Rambus. Но, сама SLBus — это разработка компании MicroGate Corporation, хотя и принадлежит к числу открытых стандартов. В текущее время вся его базисная концепция легла в базу иной архитектуры — DDRII, — на которую ложут огромные надежды. Составляющими подсистемы памяти SLDRAM являются контроллер (SLC — SLDRAM Controller) — чрезвычайно сложное устройство — и микросхемы памяти (SLDRAM — SyncLink DRAM), которые могут употребляться как раздельно, так и в составе модуля (SLM — SLDRAM Module), вставляющегося в особый коннектор (SLMC — SLDRAM Module Connector), объединенные общим интерфейсом, который и носит заглавие SyncLink либо SLBus (шина SLDRAM). Берущий начало от собственного прародителя — RamLink, — конкретно SyncLink и является главным моментом в общей технологии SLDRAM. Но поначалу разглядим устройство микросхемы SLDRAM. строчками логических банков (BankX Row Latch/Dec/Driver), декодера адреса столбца (Column Decoder), шлюза ввода/вывода (I/O Gating), защелок чтения (Read Latch) и записи (Write Latch), буфера FIFO на чтение (Read FIFO) с блоком программирования задержки (Programming Delay), буфера FIFO на запись (Write FIFO) и входных регистров (Input Registers) в цепи внутреннего формирователя синхросигнала (Clock Generator). Микросхема SLDRAM является достаточно сложным устройством, содержащим в для себя довольно огромное количество блоков с чрезвычайно высочайшей интеграцией компонентов, невзирая на то, что общественная политика SLDRAM — это как можно наименьшее внедрение внутренних блоков в микросхеме памяти и как можно крупная интеграция самого базисного контроллера. Итак, микросхема состоит из последующих главных частей: регистра идентификации (ID Register), обработчика поступающих команд и адресов (Command & Address Capture), блока декодирования и планирования команд (Command Decoder & Sequencer), совмещенных цепей деления и формирования задержек синхросигнала (Clock Dividers & Delays), регистра адреса банка (Bank Address Register), регистра адреса строчки (Row Address Register), счетчика регенерации (Refresh Counter), 2-ух мультиплексоров (MUX), предекодера (PreDec), матриц соответственных банков памяти (Rows x Columns x Internal WideBus) со встроенными усилителями уровня (SenseAmps), блока управления Скоростной интерфейс: 200/300/400/600 МГц соответственно для первых 4 поколений. Узенькая магистраль: 16 бит для базисного интерфейса и 18 бит для ECC-интерфейса. Конвейеризированное функционирование: возможность обработки до восьми транзакций в одном логическом банке либо распределенных посреди множественных банков. Высочайшая эффективность: при использовании шины шириной 16 бит и технологии DDR "линейная" пропускная способность составляет 400/600/800/1200 Mbps/p соответственно для первых 4 поколений. Восемь (1-ые эталоны) либо наиболее (стандартно — 16) независящих логических банков для многократного улучшения эффективности доступа к строке, возможности чередовать операции меж несколькими внутренними банками и роста эффективности механизма регенерации массива. Программируемые длины пакетов (Burst Length): BL=4 либо BL=8. Внедрение пакетно-ориентированного протокола (Packet Oriented Protocol) обеспечивает полную сопоставимость устройств памяти 100% эффективность использования канала в случае выполнения операций случайного (случайного) доступа даже с продолжительностью пакетов по 8 б, что дает возможность обеспечить непрерывную передачу пакетов данных через случайные строчку либо столбец. всех поколений по количеству выводов и информационной емкости. Полная поддержка режимов автоматической регенерации (AutoRefresh) и саморегенерации (SelfRefresh): к примеру, для 64 Mбитной микросхемы с организацией 8x{1024x128x72} употребляется 64 мс регенерация, состоящая из 8192 циклов. Сдвоенный синхросигнал (две синхропары) шины данных обеспечивает плавную передачу от 1-го источника данных к другому. Однонаправленный синхросигнал шины команд (CCLK) употребляется для синхронизации команд и адресов, а двунаправленный синхросигнал шины данных (DCLK) употребляется для стробирования чтения и записи данных. Реализован управляемый временной сдвиг меж данными и синхросигналом шины данных. Введены программируемые задержки чтения, регулируемые в грубых значениях приращений, надлежащие максимум одному Программируемые задержки записи, регулируемые в огромных значениях приращений, надлежащие по продолжительности максимум одному тактовому импульсу, учитывают смещение по времени на выходных буферах контроллера памяти. информационному уровню (тактовому импульсу — половине тактового периода), и четких значениях приращений, которые являются фрагментом тактового импульса. Программируемые задержки учитывают смещение по времени (перекос, Skew) данных при задержке распространения сигнала от вывода контроллера по сигнальной трассе. Введена поддержка режима доступа к банку (цикл инициализации, либо, как его еще именуют, начальный холостой ход) и доступа к страничке (банк активен, строчка открыта). Сигнальный интерфейс SLIO (SyncLink I/O): калибрующиеся контроллером в момент подачи напряжения высочайший 1.6 В выходной ), маленький 0.9 В выходной (V (V ) уровни с размахом (Swing) 700 мВ. Источники сигнала (управляющие устройства, Drivers) осуществляют калибровку логических уровней на выходе (Calibrated V (Receivers) снабжены интерфейсом узенького окна установки/захвата данных (Narrow Set-Up/Hold Windows). Структура SLBus употребляет levels), в то время как приемники серии 20 "изолирующих" резисторов для развязки модулей памяти и основной шины, и основан на подмножестве SSTL-логики (Stub Series Termination Logic), целью которой является обеспечение как можно выходных уровней специфична для скоростных каналов и дает возможность сделать лучше помехозащищенность структуры. Напряжение наиболее скоростного интерфейса с малым временем переключения меж логическими уровнями. Таковая малая дискретизация (V ) функционирования интерфейсных схем (выходные цепи питания контроллера и микросхем памяти) напряжения (V составляет 2.5±0.125 В. Шины команд и данных терминированы в один конец (Single-End Termination) к средней точке опорного =1.25V) к концу шины. Терминирование в один конец (параллельная 28 Ом согласующая перегрузка) наиболее экономно в потреблении энергии относительно двустороннего терминирования (Double-End Termination), применяемого, к примеру, в (согласование по импульсам), в то время как в базе низкоскоростного LVCMOS-интерфейса лежит SDR-протокол (синхронизация по схемах, использующих протоколы GTL/AGTL. Высокоскоростные сигналы интерфейса SLIO употребляют DDR-технологию обмена информацией тактам). Общее количество выводов обычной микросхемы SLDRAM, к примеру, в Так, составляет 64 штуки, а сигнальный интерфейс состоит из 15 групп сигналов. SLDRAM состоит из восьмибанковых квадрантов (Quadrant). Каждый банк употребляет общую 16/18 bit шину данных, маршрутизируемую для каждого квадранта раздельно. Соответственно, чтение/запись данных осуществляется по наружной шине DataLink шириной 16/18 bit пакетами по четыре, обеспечивая непрерывные прием/передачу пакета инфы 64/72 bit — по полному слову от каждого квадранта, в сумме образующих пакет. Это осуществляется наполнением младшего б наружного интерфейса DQ[7:0]/DQ[8:0] данными из квадрантов 0 и 1, которые обеспечивают первых два слова пакета, а старшего б DQ[15:8]/DQ[17:9] — данными из квадрантов 2 и 3, предоставляющих вторых два слова пакета. Шестнадцатибанковый чип строится по аналогичной схеме — разница заключается только в количестве банков 1-го квадранта. К примеру, микросхема SLD4M18DR400 — это 4Мх18, восьмибанковое, синхронное, скоростное, пакетно-ориентированное, конвейерное ДОЗУ, содержащее 75497472 бит массив и синхронизирующееся частотой 200 МГц при результирующей 400 MГц (400Mbps/p), обеспечивая пиковую пропускную способность 800 Мбайт/с. Данный устройство памяти внутренне организован как восемь логических банков по 128Кx72, любой из которых содержит 1024 строчки, 128 столбца с внутренней шиной 72 бита (1024x128x72) — соответственно, вся микросхема организована по схеме 8x{1024x128x72}. Эта шина передает по интерфейсу ввода/вывода в пакетном режиме по четыре 18-разрядных слова. Данный устройство поддерживает схему корректировки ошибки, потому имеет наружный интерфейс 18 бит. Рядовая микросхема, понятно, имеет шину данных 16 бит. информационный адресок. Читаемые и записываемые данные также передаются пакетами: одностолбцовый доступ включает передачу одиночного пакета данных, который является тем пакетом, состоящим из 4 16/18-разрядных слов (пакет 64/72 бит соответственно). К данным от 1-го либо 2-ух столбцов в восьми страничках можно обращаться с одиночным пакетом запроса, что является результатом непрерывного пакета восьми 16/18-разрядных информационных слов (пакет 128/144 бит соответственно). Все транзакции начинаются с пакета запроса. Пакеты запроса на чтение либо запись содержат специфическую команду и требуют Запросы на чтение либо запись могут быть использованы к незанятым банкам либо к открытой строке в активных банках, и указывают бросить ли строчку открытой опосля доступа либо исполнять самоустановленный цикл регенерации при завершении доступа (авторегенерация). Микросхема SLDRAM употребляет конвейерную архитектуру и множественные внутренние банки для заслуги скоростного выполнения операции и высокоэффективного использования протокола. Перезаряжая один банк при выполнении доступа к другому банку, циклы перезаряда скрываются, что достигается независящей внутренней логической структурой и гарантирует скоростной случайный доступ. Так как SLDRAM употребляет технологию DDR, был специально введен параметр, характеризующий единичную посылку — "тик" (Tick) либо импульс сигнала, эквивалентный половине Способность микросхемы SLDRAM делать програмку авторегенерации обеспечивается вместе с 2-мя иными функциями управления питанием: Stand-By (пониженное потребление с готовностью вполне активизировать все цепи) и ShutDown (деактивация). Саморегенерация же выполняется в режиме деактивации. периода CCLK — t /2. Другими словами, период сигнала (продолжительность периода синхросигнала, Clock Period) разбивается на четыре части: положительный перепад (t — Pulse Duration либо Width), отрицательный перепад (t — Rise time) либо фронт, длительность импульса (t — Fall time) либо срез, и интервал либо пауза. Фактически, термин "интервал" либо "пауза" — это символическое о относительное понятие, так как оно в данном случае является все той же длительностью импульса. Безупречный тактовый период (Clock Period) предполагает равенство длительностей фронта и среза (t ) и равенство длительности импульса и паузы. На базе данной для нас схемы равенства и было определено понятие "тик" — сумма длительностей первого и второго (по порядку, указываемому выше) либо третьего и 4-ого составляющих продолжительности цикла синхросигнала, за просвет одной Все стробирующие сигналы (применительно к SLDRAM) рассматриваются как CCLK, DCLK0 и DCLK1. Принципиально осознавать, что это дифференциальные сигналы и каждый их их имеет доп инверсный (CCLK#, DCLK0# и DCLK1#). Потому неважно какая ссылка к определенному фронту специфичного строба имеет ввиду рассмотрение относительно настоящего синхроимпульса (к примеру, CCLK), а не его дополнение (CCLK# соответственно). из сумм которых, при использовании технологии DDR, передается единица инфы — бит. Потому, при использовании DDR, за тактовый период (сумма всех 4 составляющих) передается 2 бита — по положительному и отрицательному перепадам, либо по фронту и срезу. Разглядим наиболее детально описание главных команд микросхемы SLDRAM. Все пакеты команд должны стартовать по положительному перепаду CCLK (по фронту). Отсутствие операции (NOP — No OPoeration) Высочайший уровень сигнала FLAG показывает на начало запрашиваемого пакета, после этого перебегает в маленький уровень, чтоб продолжить пакет. Как FLAG установился в маленький уровень, начинается цикл отсутствия операций Открытие строчки (Open Row) Употребляется для активизации строчки в определенном логическом банке для подготовки к следующей за сиим команды доступа к (NOP, именуемый еще циклом предотвращения конфликтов), который предотвращает выполнение ненужных команд в течение выполнения текущей операции и относительно нее является «прозрачным». столбцу. Страничка (по-другому — строчка) остается открытой (активной) для доступности до поступления команды закрытия строчки (Close Row). Опосля выполнения команды Open Row для данного банка обязана быть исполнена команда Close Row до момента открытия Закрытие строчки (Close Row) Употребляется для закрытия странички в определенном банке, когда нужно закрыть строчку, которая ранее была открыта в ожидании следующего доступа к страничке. доступа к иной строке в этом же банке. Open Row быть может также полезной, когда ожидается подача команды доступа к страничке, но адресок столбца еще неизвестен. Чтение (Read) Команды чтения из странички (Page Read) и чтения из банка (Bank Read) употребляются для воплощения доступа для чтения открытой либо закрытой строчки соответственно. Запись (Write) Команды записи в страничку (Page Write) и записи в банк (Bank Write) употребляются для воплощения доступа для записи открытой либо закрытой строчки соответственно. Верньер (по-другому — нониус) является уточняющим параметром. В данном случае это временной интервал чрезвычайно малеханькой длительности — приблизительно на порядок меньше уточняемой им продолжительности. Другими словами, ежели идет речь о продолжительности, измеряемой в единицах наносекунд, то нониус будет иметь продолжительность сотки пикосекунд либо еще меньше (в зависимости от требуемой точности). Схемы верньерного согласования носят личный нрав для каждой определенной операции, но основаны на общей схеме отношения сигналов, синхронизируемых друг относительно друга. Так, четкий верньер употребляется для грубой опции (t Чтение из регистра (Register Read) Употребляется для чтения содержимого регистров устройства. Данные, считываемые из регистра, передаются по DataLink опосля задержки, определяемой значениями, записанными в регистр задержки чтения странички (Page Read Delay Register), и программирования в микросхему значений четких (Fine Read Vernier) и компенсирующих (Data Offset Vernier) верньеров. /8, t /2), а компенсирующий — для наиболее четкой (t /32 либо еще меньше). /16, t Запись в регистр (Register Write) Употребляется для записи данных в регистры управления микросхемы памяти. Данные, записываемые в регистр, содержат в себе пакет запроса, содержащий команду. Чтение эталона синхронизации (Read SYNC/Stop Read SYNC) Команда, указывающая устройству памяти начать (окончить) передачу специфичного синхронизирующего эталона (определенная последовательность логических "0" и "1"), используемого контроллером для установки входных таймингов. Совмещение DCLK (Drive DCLKs Toggling) Команда, указывающая микросхеме SLDRAM встречно навести выходные уровни сигналов DCLK: DCLKn/DCLKn# будут пересекаться в средней точке (уровень опорного напряжения) каждые t Установка уровня DCLK (Drive DCLKs Low/High) Команда установки высочайшего/низкого уровней сигналов DCLK в противоположность другого DCLK (дифференциально). /2. Деактивация DCLK (Disable DCLKs) Команда перевода линий синхронизации шины данных в высокоимпедансное (High-Z) состояние (средняя точка), при котором ток не протекает (сопротивление стремиться к бесконечности) Твердый сброс (Hard Reset) описывает последовательность установки регистра идентификации в значение 255, установки регистра субидентификации в значение 15 и сброса опций устройства, включая откалиброванные и Событие (EVENT) Употребляется для выполнения команд не требующих специфичной адресации микросхемы либо микросхем памяти. Данная аннотация включает последующие процедуры: записанные значения выходных логических уровней (V levels). Авторегенерация (AutoRefresh) осуществляет выполнение операции регенерации (обновления) содержимого строчки либо группы строк, адресуемое внутренним счетчиком регенерации, при чем все банки, в каких на этот момент происходит цикл регенерации, должны быть незанятыми. Мягенький сброс (Soft Reset) применяется для сброса значений регистров идентификации, субидентификации и значений логических уровней. Закрытие всех строк (Close All Rows) выполняет закрытие всех открытых строк в любом банке. Вход в цикл саморегенерации (Enter SelfRefresh) употребляется для введения микросхемы памяти в режим выполнения программы саморегенерации, которая употребляется в периоды микропотребления, когда устройство памяти регенерируется без помощи других методом инкрементирования собственного внутреннего счетчика — в таком состоянии Выход из саморегенрации (Exit SelfRefresh) показывает на начало вывода микросхемы памяти из цикла SEREf, и внутренний генератор деактивируется. микросхема сама осуществляет обновление содержимого ячеек памяти, так как в ней запускается собственный свой генератор, синхронизирующий внутренние цепи. Установки опций (Adjust Settings) употребляются для регулирования и опции точных и компенсирующих верньеров, также для проведения калибровки логических уровней. Процедура назначения регистра представляет наибольший энтузиазм, так как данные о определяемых таймингах и служебная информация записываются и/либо хранятся конкретно в регистрах. Микросхема SLDRAM содержит две 1-ая группа (регистры управления), носящая статус "лишь для записи" (Write-Only), имеет логическую "ширину" 20 бит. На физическом уровне же все регистры управления имеют поле 8 бит (либо еще меньше), почему остаются резервные (DtC — Don't Care) биты. Для резервирования битовых позиций (для будущих расширений конфигурации) группы регистров, адресуемые сигналами REG[3:0]: 128 регистров управления (Control Registers) и 128 регистров состояния (Status Registers). контроллер в DtC-поле должен внести "0", Данные записываются в регистр управления через шину команды/адреса как часть пакета записи данных в регистр (RWP — Register Write Packet). Регистр идентификации (ID Register) содержит 9-разрядное поле, устанавливаемое в "1" (ID=255) опосля выполнения процедуры аппаратного сброса (RESET#) и в последствии программируемое неповторимым номером, определяемым процедурой инициализации. Любая микросхема SLDRAM выполняет мониторинг шины команды/адреса для определения начала пакета запроса, а потом выполнения процедуры сопоставления пакет запроса, ежели нет — пропустит. Девятый бит поля идентификации, находящийся в пакете запроса, дозволяет работать с каждым устройством персонально либо как с частью целой группы микросхем — режим многоабонентской доставки либо мультикаст (Multicast). Для записи в регистр и приема пакетов запроса действия (Event Request Packets), значение, находящееся в регистре суб-идентификации, обязано также совпадать со значением данного избранного устройства памяти. меж содержащимся идентификатором в пакете запроса и своим идентификационным номером, хранящимся во внутреннем регистре идентификации. Ежели все совпадает, то устройство отработает Регистр субидентификации (sub-ID Register) содержит 4-разрядное поле, которое опосля процедуры твердого сброса установливается в "1" (sub-ID=15) и в последствии программируется неповторимым номером, определяемым процедурой инициализации. Для процедуры записи в регистр и запроса действия запроса, ежели нет — пропустит. 5-ый бит поля суб-идентификации, находящийся в пакете запроса, имеет назначение, аналогичное девятому биту в регистре идентификации. Регистр субидентификации программируется используя пакеты запроса на запись регистра субидентификации (Write SUB-ID Register Request Packets). Тело пакета состоит из 2-ух частей: текущей инициализации и основной записи. микросхема памяти опосля обнаружения совпадения по значениям, содержащимся в регистрах идентификации, выполняет сопоставление значений, содержащихся в теле пакета запроса и во внутреннем регистре субидентификации. Ежели все совпадает, то устройство отработает пакет Регистр частоты функционирования (Operating Frequency Register). 2-ое и следующие поколения микросхем памяти SLDRAM способны работать не только лишь на одной определенной частоте — они могут динамически (в фазе инициализации) перестраиваться на другую частоту (меньше своей) в зависимости от "микса" генераций микросхем в подсистеме. Тестовый регистр (Test Register) применяется для тестирования микросхемы и выполнения фазы внутренней отладки памяти, не быть может доступен для записи в режиме обычного функционирования. Пакет, содержащий значения частоты функционирования, несет в собственном теле 8-разрядное поле OF[7:0], которое и программируется данный регистр. Регистр задержки чтения из странички (Page Read Delay Register) предназначен для программирования количества целых тиков (полуциклов либо "битов") меж приемом пакета запроса на чтение из странички (Page Read Request Packet) и памяти на одном канале в порядке компенсации разных задержек, возникающих по внутренним и наружным маршрутам прохождения сигнала. Записанное в регистр значение может в последствии модифицироваться средством инкремента/декремента точного верньера. Такие модификации показываются в значениях текущих задержек регистров состояния. следующим чтением данных. В данном случае этот 8-бит регистр описывает интервал 0-255 тиков, и значение программируется исходя из соответственного состояния регистра. При всем этом различные значения программируются в различные микросхемы Регистр задержки записи в страничку (Page Write Delay Register) употребляется для программирования количества целых тиков меж приемом пакета запроса на запись в страничку (Page Write Request Packet) и следующей записью самих данных. Данный Регистр задержки чтения из банка (Bank Read Delay Register) применяется для программирования количества целых тиков меж приемом пакета запроса на чтение из банка (Bank Read Request Packet) и подходящим чтением данных. Этот 8-бит регистр 8-бит регистр описывает интервал 0-255 тиков, и значение программируется исходя из соответственного состояния регистра. Ожидается, но не требуется, что для всех устройств памяти в канале программируется одно и тоже значение. Данное специфичное значение, выбираемое из всего спектра доступных значений, устанавливается согласно соотношения меж задержкой на чтение и задержкой на запись. описывает интервал 0-255 тиков, и значение программируется исходя из соответственного состояния регистра. При всем этом разные значения могут быть запрограммированы в различные микросхемы памяти на одном канале в порядке компенсации разных задержек, возникающих по внутренним и наружным маршрутам прохождения сигнала. Записанное в регистр значение может в последствии модифицироваться средством инкремента/декремента точного верньера. Такие модификации показываются в значениях текущих задержек регистра состояния. описывает интервал 0-255 тиков, и значение программируется исходя из соответственного состояния регистра. При всем этом разные значения могут быть запрограммированы в различные микросхемы памяти Регистр задержки записи в банк (Bank Write Delay Register) служит для программирования количества целых тиков меж приемом пакета запроса на запись в банк (Bank Write Request Packet) и соответственной записью данных. Данный 8-бит регистр на одном канале. Данное специфичное значение, выбираемое из всего спектра доступных значений, устанавливается согласно соотношения меж задержкой на чтение и задержкой на запись. Группа регистров состояния имеют свойство "лишь для чтения" (Read-Only) и 72bit логическую разрядность. На физическом уровне же они имеют "ширину" 32 бита, потому другие резервные биты при чтении имеют значения "0". Данные из этих регистров считываются пакетами по четыре (BL=4) опосля промежутка, равного задержке чтения из — Actual Page Read Delay), ранее запрограммированной в соответственный регистр микросхемы SLDRAM. текущей странички (t Регистр конфигурации (Configuration Register) содержит неповторимый код, идентифицирующий производителя микросхемы памяти, частоту ее функционирования, количество логических банков, число строк в банке, количество столбцов в страничке и ширину шины данных. Поле производителя (Manufacturer Field) содержит неповторимый код, идентифицирующий производителя устройства памяти. Компенсирующий бит (Data Offset Bit) определяется состоянием полосы DQ0: DQ0=0 охарактеризовывает устройство памяти, поддерживающий лишь компенсацию "ширины" данных (Word-Wide Offset), а DQ0=1 описывает поддержку компенсации и уровня градации (Bit Level Offset). Поле определения частоты функционирования (Frequency Field) ширины шины данных (DQ Field) молвят сами за себя. кодируется аналогично значениям битового поля идентификации частоты функционирования, записываемого в регистр частоты функционирования. Поля определения количества банков (Bank Field), строк (Row Field), столбцов (Column Field) Регистр текущей задержки (Actual Delay Register) содержит установочную информацию о текущей задержке чтения из странички, задержке записи в страничку, задержке чтения из банка и задержки записи в банк для определенной микросхемы памяти — эти данные будут показывать всякую последовательность опции четкого (точного) верньера. Так, данный регистр содержит четыре поля. Поле текущей задержки чтения из странички (Actual конфигурации значений. Такие модификации происходят из-за программирования контроллером регистров управления либо от процедуры Page Read Delay Field) измеряется в количестве целых тиков меж приемом пакета запроса на чтение из странички и следующим чтением данных, и описывает поддерживаемую данной микросхемой памяти текущую задержку чтения из странички. Поле текущей задержки в страничку и следующей записью данных, и описывает поддерживаемую данной микросхемой текущую задержку записи в страничку. Поля записи в страничку (Actual Page Write Delay Field) измеряется в количестве целых тиков меж приемом пакета запроса на запись текущей задержки на чтение (Actual Bank Read Delay Field) и запись (Actual Bank Write Delay Field) из/в банк имеют характеристики, подобные описываемым ранее, лишь для банка. Регистр малой задержки (Minimum Delay Register) содержит установочную информацию о малых значениях задержки чтения из странички, задержки записи в страничку, задержки чтения из банка и задержки записи в банк. Значение, хранящееся в этом регистре, является суммой цифровых характеристик соответственных регистров тайминговых характеристик (Timing Parameter Registers) и аналоговых значений, конвертируемых в цифровые (используя при всем этом малое время цикла CCLK), округляемых до наиблежайшего большего целого числа. Ежели устройство памяти употребляется на пониженных частотах, то контроллер должен будет вычислить эти значения, из/в страничку, и поля малой задержки чтения (Minimum Bank Read Delay Field) и записи (Minimum Bank Write Delay Field) из/в банк. используя текущие тайминги и действительную частоту функционирования, и проигнорировать значение, записанное в регистре малой задержки. Как и в предшествующей ситуации, данный регистр состоит из 4 битовых полей, назначения которых определяются соответственно для данного регистра, аналогично описанию битовых полей для регистра текущей задержки: поля малой задержки чтения (Minimum Page Read Delay Field) и записи (Minimum Page Write Delay Field) Регистр наибольшей задержки (Maximum Delay Register) содержит установочную информацию о наибольших значениях задержки чтения из странички, задержки записи в страничку, задержки чтения из банка и задержки записи в банк. Индивидуальности этого характеристики. Битовые поля по собственному составу и назначению также подобны с той же самой различием: поля наибольшей задержки регистра на сто процентов подобны особенностям регистра малой задержки, с той только различием, что в него вносятся наибольшие чтения (Maximum Page Read Delay Field) и записи (Maximum Page Write Delay Field) из/в страничку, и поля наибольшей задержки чтения (Maximum Bank Read Delay Field) и записи (Maximum Bank Write Delay Field) из/в банк. Регистры тайминговых характеристик (Timing Parameter Registers) содержат представление соответственных таймингов хороших временных характеристик, базирующихся на возможном уровне производительности устройства памяти, установленного в подсистеме. Каждый регистр содержит значения для характеристик, предусматриваемых спецификацией микросхемы памяти. Контроллер может применять эту информацию для программирования 2-ух таймингов, состоящих из аналоговой и цифровой компонент. Цифровая компонента является целым числом, лежащем в спектре 0-255, не зависящим от частоты функционирования. Аналоговая компонента, выражаемая в наносекундах (нс), рассчитывается умножением размера представления шага на десятичное представление значения (количество ступеней). Результирующее значение (аналоговая компонента + цифровая компонента) для данного параметра быть может получено преобразованием аналоговой составляющие в цифровую (способом деления на текущий интервал цикла CCLK и округления приобретенного результата до наиблежайшего большего целого числа) и добавлением приобретенного результата к имеющейся цифровой компоненте. Сейчас разглядим само функционирование подсистемы SLDRAM. Доступ на чтение либо запись начинается с выдачи пакета запроса, задержкой, а сам пакет данных завершает транзакцию. Для обеспечения обычного функционирования любая микросхема памяти SLDRAM который включает все нужные адреса и команды. Пакет запроса следует за определенной специально запрограммированной проходит особые фазы инициализации (Initialization), идентификации (Identification), синхронизации (Synchronization) и опции временных характеристик (Timing Adjust), после этого готова к нормальному функционированию. Разглядим данные фазы наиболее тщательно. V Включение/аппаратный сброс (Power-Up/Hardware Reset) Приборы SLDRAM должны быть и инициализированы предопределенным методом. Нарушенный порядок действий, который определяется спецификацией данной нам ступени, может привести к появлению неопределенной операции. Так, напряжение подается поначалу на трассы Q, а позже, опосля задержки инициализации главных интерфейсов питания (t Set Up time), определяемой определенной микросхемой памяти, на интерфейс системного терминирования — V Q, чтоб избежать "задвижки" устройства, которая может вызывать полное повреждение микросхемы . Интерфейс V памяти. Опорное напряжение V , номинально совпадающее с V опосля окончания интервала подачи напряжения на V , может инициализироваться в хоть какое время Q. Входные интерфейсы не активируются, пока не пройдет полная фаза инициализации интерфейса напряжения микросхемы, заканчивающаяся на подаче опорного напряжения. На момент включения а на выходе SO установлено низкое значение напряжения. Вход RESET# должен быть активным (низким) как минимум просвет времени электропитания все полосы DQ[17:0] и DCLK[1:0]/DCLK[1:0]# находятся в высокоимпедансном («3-ем») состоянии (Hi-Z), t (RESET# Pulse Width), равный продолжительности деяния сигнала аппаратного сброса. Фаза твердого сброса устанавливает Выход из деактивации/настройка управления контроллера (Exit ShutDown/Controller Driver Adjust) Маленький уровень сигнала при устойчивом CCLK должен установиться до окончания деяния сигнала RESET#, после этого идет продолжение установленной последовательности инициализации, как при выполнении программы выхода из ShutDown: поначалу сигнал LISTEN устанавливается в логический "0" до перехода LINKON в "1", после этого LINKON перебегает в "1" и выполняется цикл ожидания t внутренний регистр идентификации (ID Register) по значению 255, регистр субидентификации (sub-ID Register) по значению 15, программируемые задержки чтения и записи в малые значения, и активизирует интерфейс калибровки выходных уровней. (Listen to Linkon High Hold time — Cold) для блокирования цепей автоподстройки продолжительности задержки сигнала (DLL — Delay Locked Loop), и, в конце концов, LISTEN перебегает в активное состояние. Наружные буферные элементы могут требовать низкого уровня сигнала LISTEN до окончания деяния RESET#, для что нужно введение доборной задержки блокировки меж переходом LINKON и LISTEN в высочайшее состояние. Опосля выхода из ShutDown микросхема памяти на сто процентов активируется, результатом чего же является выполнение команды записи тайминга синхронизации. Тем более, до начала выполнения команды и записи тайминга синхронизации, контроллер должен выполнить внутреннюю самокалибровку уровней V Команда и запись тайминга синхронизации (Command and Write Timing Synchronization) Для команды и записи тайминга синхронизации контроллер передает определенный специфичный эталон (псевдослучайная синхронная последовательность, шаблон) на полосы сигналов FLAG, CA[9:0], и DQ[17:0], повсевременно его повторяя, пока в конечном счете не зафиксируется прямой переход "низкий-высокий" (LOW-to-HIGH) на входе интерфейса SLIO. SI контроллера — это происходит лишь опосля того, как все устройства на канале удачно синхронизированы. Выходной сигнал SO контроллера имеет высочайший уровень опосля передачи первого цикла указываемого специфичного эталона. Шаблон передается на все устройства, соединенные конкретно с контроллером, и идентифицируется последовательностью 4 "1" на входе FLAG. В течение данной операции, микросхемы SLDRAM употребляют SI/SO-соединение (поочередная связывающая цепочка) с поочередным опросом, чтоб связаться с контроллером памяти и окончить запись тайминга синхронизации. Прохождение полной фазы определения и записи расчета синхронизации проходит по последующему маршруту: поочередный переход LOW-to-HIGH осуществляется от SO-выхода контроллера до входа SI первого устройства SLDRAM, потом от выхода SO первого устройства SLDRAM до входа SI второго устройства SLDRAM и т.д. через выход SO крайней микросхемы SLDRAM ко входу SI контроллера. Каждое устройство SLDRAM начинает выполнение команды и записи тайминга синхронизации сходу опосля обнаружения на своем входе специфичного эталона, но не направляет его к собственному выходу SOn, пока на входе действует переход не завершился цикл отработки команды и записи тайминга синхронизации. Ответный сигнал по полосы FLAG специального эталона перехода LOW-to-HIGH на входе микросхемы дифференцирует эту активность от схожей процедуры, используемой в течение назначения идентификатора, чтоб однозначно поделить похожие фазы. Контроллер останавливает посылку специального эталона опосля обнаружения на входе SI высочайшего уровня напряжения, и потом ожидает 16 тиков до момента начала посылки нужной команды либо переопределения соединения SI/SO, при чем уровень сигнала FLAG все 16 тиков находится в низком состоянии. Эта задержка дозволяет устройствам SLDRAM обнаруживать отсутствие посылки специального эталона на входе FLAG и распознавать последующий высочайший уровень на входе FLAG, как являющийся началом передачи реального пакета команды. Контроллер переопределяет соединение SI/SO средством передачи Назначение идентификатора (ID Assignment) Дальше, каждой микросхеме SLDRAM на канале(ах) поочередно назначается неповторимый номер (идентификатор, ID) и суб-идентификационная (sub-ID) композиция. Каждый устройство SLDRAM персонально выбирается по типу использования "0" на выход SO и ожидания момента перехода SI в аналогичное низкое состояние. соединения SI/SO — этот режим работы идентифицируется переходом на регистр идентификации непременно сопровождается подходящим пакетом запроса на запись в регистр суб-идентификации входе SI, сопровождаемым пакетом запроса на запись (Write Request Packet) в регистр идентификации. Каждый запрос на запись в (встречные тайминги — t , Control Register Write to Next Command Set Up time, все логические банки закрыты), и N который имеет высочайший уровень на входе SI, ID=255 и sub-ID=15, среагирует на пакет запроса на запись в регистр идентификации в этих пар запросов будут результативными, где N соответствует количеству микросхем SLDRAM в подсистеме. Лишь устройство SLDRAM, хоть какой посланной паре запроса. Соответственный пакет запроса на запись в регистр субидентификации в каждой паре запроса должен применять лишь тот номер устройства, который был назначен пакетом запроса на запись в регистр идентификации в данной паре. отреагирует на пакет запроса записи в регистр субидентификации. Избранная микросхема SLDRAM отреагирует на запись Таковым образом, лишь микросхема SLDRAM с тем идентификатором, где на входе SI находится "1" и sub-ID=15, идентификатора, содержащегося в первом пакете к его внутреннему регистру идентификации, позже на запись субидентификатора, содержащегося во 2-м пакете к его внутреннему регистру субидентификации, а потом установит на выходе SO высочайший уровень — ID Write Request напряжения. Контроллер памяти, в свою очередь, обеспечивает довольно времени задержки (t to SO Output Delay,- плюс наибольшее значение задержки распространения) меж установкой на SO логической "1" и первой выходящей парой запроса (также меж следующими парами запроса), чтоб учитывать время прохождения сигнала от выхода , когда вход SI контроллера перебежал в высочайшее состояние — тогда контроллер по мере необходимости опять переопределяет соединение SI/SO, как и до этого. SO данной микросхемы памяти до входа SI последующего устройства. Пре-конфигурация/настройка управления SLDRAM (Pre-configuration/SLDRAM Driver Adjust) На данной для нас ступени микросхемы SLDRAM могут принимать команды, и каждый устройство памяти является неповторимо адресуемым. Потом программируется рабочая частота определенного устройства SLDRAM и выполняется калибровка уровней V . Информация, указывающая подобающую рабочую частоту микросхемы, будет содержаться конкретно в контроллере либо быть может получена опросом контроллера неких остальных компонент типа переходных устройств, микросхем, содержащих соответственный регистр каждого устройства SLDRAM. Для запрограммированных частот функционирования, хороших от фактической частоты, команда и , и т.д. Таковым образом, нужные значения записываются в запись характеристик синхронизации обязана быть повторена для определения новейшей частоты. Калибровка уровня V выполняется V для каждого устройства SLDRAM, посылая управляющие команды DCLK с высочайшим уровнем, итерационно направляя инкремент/декремент команд и контролируя выходной уровень, пока не будет установлен нужный. Калибровка уровня V выполняется аналогично, используя управляющие команды DCLK с уровнем. Опосля завершения фпазы калибровки интерфейсов V командный пакет прекращения подачи DCLK (Disable DCLKs). контроллер отправляет Считывание тайминга синхронизации (Read Timing Synchronization) Сейчас контроллер может посылать команды раздельно каждому устройству SLDRAM, при чем происходит выбор рабочей частоты и выполняется чтение тайминга синхронизации. Для каждой микросхемы SLDRAM контроллер должен поначалу отправить как минимум 16 команд начиная от малого значения (0), устанавливаемого опосля отработки процедуры сброса, что дает возможность проведения приращения четкого верньера для интерфейса DQ[17:0] и DCLK0 так, чтоб счетчик с большой погрешностью отсчитывал приращение, следующих опций. После чего контроллер должен отправить пакет запроса на синхронизацию определенной микросхемы SLDRAM, ответом которой является возвращенный эталон особых данных с задержкой, равной текущей задержке чтения из странички. Такие посылки команды запроса на считывание характеристик синхронизации (Read Sync Request) активизировать цепи синхронизации. Дальше специальные характеристики на данном шаге обмена данными контроллеру пока неопознаны, потому контроллер должен немедля опосля контроллер должен настроить внутренние характеристики синхронизации, чтоб фиксировать данные — это выполняется средством четких и компенсирующих верньеров до того времени, пока узнаваемый эталон данных не зафиксирован не оптимизированы характеристики синхронизации. запасом времени, которое выполняется позднее. В этот момент контроллер должен сформировать и выслать пакет прекращения считывания Конечной настройкой для поступления считанных данных в контроллере является программирование задержки с достаточно огромным характеристик синхронизации, который показывает микросхеме SLDRAM, что посылки шаблона прекращены. Опосля того как таковая процедура произведена для каждой микросхемы SLDRAM, контроллер может начать считывать данные с каждого устройства SLDRAM, но с неопределенной выходного уровня в случае необходимости могут временами повторяться. Такие процессы ре-синхронизации и ре-калибровки должны выполняться в периоды простоя, когда не происходит никаких операций. задержкой. Команда и запись тайминга синхронизации, запись тайминга синхронизации, чтение тайминга синхронизации либо калибровка Обнаружение и перепрограммирование задержек чтения и записи (Detecting and Reprogramming Read & Write Latencies) Сейчас контроллер может обнаруживать текущую задержку чтения для каждой микросхемы SLDRAM, посылая управляющие команды перевода DCLK в активное состояние, сопровождаемые (опосля интервала t Toggling or Hi-Z) запросом на чтение данных из регистра состояния (Read Status Register Request). Контроллер должен немедля — Command to DCLK Delay for DCLK HIGH, LOW, опосля выдачи запроса на чтение данных из регистра состояния активизировать контроль соответственного сигнала DCLK и начать отсчитывать тактовые импульсы меж посылкой команды и обнаружения первого перехода LOW-to-HIGH на данной нам полосы DCLK — задержка импульсов DCLK, чтоб перевести полосы синхронизации шины данных в штатный режим функционирования. Данные из регистров состояния записи быть может получена из этого перехода. Опосля обнаружения задержки контроллер должен выдать команду прекращения подачи SLDRAM передаются пакетами по четыре с текущей задержкой чтения из устройства. Опосля чтения данных из регистров состояния всех микросхем SLDRAM контроллер может их употреблять для определения соответственной задержки чтения, которая и будет запрограммирована в микросхемы. Для соблюдения правил соответствия характеристики задержки первых устройств SLDRAM программируются с доборной задержкой, чтоб согласоваться по таймингам общей задержки с далекими микросхемами. Таковым образом достигается согласование работы и ближних и далеких микросхем памяти. конфигураций протокола RamLink, чтоб повысить эффективность, выделив одни положительные моменты, используемые в SyncLink. Из-за усовершенствованной оптимизации для различных конфигураций ОЗУ и интерфейса ввода/вывода SLDRAM был изготовлен ряд эволюционных Модернизации SyncLink относительно RamLink включают: Нулевое состояние (No Status). Четкое планирование (Exact Scheduling). Ответы SyncLink не включают полностью никакой инфы о состоянии компонент системы. В особо жаростойких корпусах, где контроль состояния нужен, эта информация обязана быть сохранена в микросхеме SLDRAM для следующего считывания через особые регистры. Применяющийся в RamLink механизм, разрешающий ранний возврат ответа, устранен. Запрещение повтора (No Retry). Отсутствие заголовка ответа (No Response Header). Планирование SyncLink постоянно точно, потому он не предугадывает никакого механизма либо команды для микросхемы SLDRAM, чтоб запросить повторение, к примеру, из-за неожиданного конфликта меж циклом регенерации и доступом. Пакеты ответа проходят лишь когда намечено, потому им нет необходимости самоидентифицироваться по отношению к контроллеру. Пропускная способность остается постоянной, устраняя вполне заголовок и информацию о состоянии. Таковым образом, ответы приходят лишь для чтения и содержат лишь данные. Чтоб планирование сделать вполне прогнозируемым, устранена Отсутствие саморегенерации (No Self-Refresh). необходимость в повторе и очень упрощена конструкция SyncLink. Саморегенерация не поддерживается в течение обычного режима функционирования, хотя данная фаза нужна во время перехода в режим низкого употребления энергии (STand-By). Малогабаритные команды (Compact Commands). запроса RamLink сокращен до минимума, нужного для выполнения приложений SLDRAM. Чтоб повысить эффективность использования интерфейса SyncLink, заголовок пакета Упрощенную модель устройства (Simplified Device Model). SyncLink DRAM не поддерживают внутренние запрос либо ответ, а просто обходятся одним запросом и одним ответ на блок. Множественные блоки имеют те же самые тайминги чтения/записи, что и независящие SLDRAM устройства (микросхемы). линий и лучшую помехозащищенность, может употреблять шинные соединения намного эффективнее, чем прямой сигнальный интерфейс , имеющая "изолированную" конфигурацию с маленькими длинами сигнальных RingLink, основанный на схеме типа "точка-точка" (PtP — Point-to-Point) и применяемый в эталоне RamLink. Интерфейс SyncLink имеет меньше активных сигналов, меньше сигнальных линий и наименьшую задержку передачи данных, чем структура RingLink. Назначение б шины данных быть может арбитражно выбрано для выполнения доступа на чтение/запись из/в микросхемы памяти. Общий интерфейс шин команд и данных SLBus для удобства условно делит на приоритетные биты — наиболее (MSB — Most Significant Bit) либо наименее (LSB — Less Significant Bit) принципиальные, объединяемые в два подобных по условным ценностям лишь в используемом обозначении. Исключение составляет только не рассматриваемый ранее сигнал selectProm выбора идентификационного б интерфейса dataLink. В общем, сигнальный интерфейс микросхемы памяти и шины SLBus полностью схож — разница устройства — микросхемы ПЗУ, устанавливаемого на модуле SLM, — содержащего временные характеристики, по другому, в случае отсутствия микросхемы PROM, определяемые в процессе опции подсистемы SLDRAM по схеме, описываемой ранее. Приходящий основной задающий стробирующий сигнал strobe (дифференциальная группа CCLK/CCLK#) описывает границы бит данных, проходящих по командной шине, не считая чего же, как уже отмечалось, употребляется как опорный синхронизирующий сигнал для синхрогруппы шины данных (dataE/dataO). Для определения точности опции сигналов командной шины цепь задержки delayC обязана будет выполнить фазу самонастройки с помощью самокалибровки либо считать запрограммированные тайминги из Шины команд/адреса c[9:0] (аналог CA[9:0]) и данных a[8:0], b[8:0] (аналоги DQ[17:0]) работают на одной частоте, что контролируется компенсирующим верньерами относительно сигнала strobe. Транзакции по шине dataLink могут применять двунаправленные синхросигналы dataE (дифференциальная группа DCLK0/DCLK0#) и dataO (дифференциальная группа DCLK1/DCLK1#) для четкой передачи считываемых либо записываемых данных. соответственных регистров, ежели их предугадал производитель микросхемы либо модуля. Данные определения должны верно отработаться в порядке посылки команд к микросхемам памяти SLDRAM до момента начала процесса инициализации. CommandLink не так загружена, как уровня, интегрирующихся конкретно в чип памяти либо использующихся в составе модуля в виде отдельной микросхемы. Задержка, шина данных, но для поддержания приблизительно схожей перегрузки на полосы, шина команд/адреса буферизируется с помощью усилителей вносимая данными буферами быть может разной для каждой микросхемы памяти, используемой в системе, потому для согласования по таймингам применяется схема сопоставления по тикам, требующая выполнения фазы компенсации. Все сигналы командной шины, включая сигнал стробирования, должны быть по способности идентично настроены с наименьшим перекосом. Наиболее сложные буферизирующие элементы могут изменять временные характеристики для смещения фазы сигнала, ежели это нужно в сложных системах, использующих сложную иерархию построения подсистемы памяти. которые отвечают за "выравнивание" данных на входе и выходе микросхемы памяти. Эти задержки компенсируют разницу, Для поддержания точности синхронизации на шине данных микросхема памяти имеет особые цепи задержки (delayA и delayB), вводимую для буферизируемых стробов, меж маршрутами прохождения сигнала по адресной шине и шине данных. Значение задержки delayA устанавливается таковым, чтоб обеспечить стабильность входных сигналов, когда их значения начинают "плавать". момент включения питания внутренние цепи обратной связи микросхемы памяти настраивают задержку delayB таковым образом, чтоб Значение delayB компенсирует задержки, возникающие на выходных регистрах, чтоб все сигналы поступали на выход сразу. В выходные сигналы синхронизировались со стробом, но в течение обычного функционирования цепи обратной связи неактивны и значение delayB администрируется конкретно контроллером. Контроллер в свою очередь заранее отправляет либо прямые тайминги микросхемы малеханькими шагами, таковым образом выравнивая временное смещение (перекос, Skew) на выходе микросхемы. Спектр таковых подстроек лежит как минимум в интервале ±1 тик, а продолжительность шага подстройки обязана составлять приблизительно 1/16 тика (четкая подстройка). Грубая подстройка может употребляться только как корректировка целым тиком (Integer-Tick Corrections). команды установки соответственного временного параметра либо команды действия (EVENT), чтоб прирастить либо уменьшить выходные Шина SLDRAM соединяет один контроллер памяти и до восьми нагрузок — в данном случае одна перегрузка предполагает одну микросхему памяти и Компания Advanced Technology Investment Co. (ATIC) из Абу-Даби, владеющая контрольным пакетом GlobalFoundries, хочет приобрести сингапурского контрактного производителя полупроводниковых чипов Chartered Semiconductor Manufacturing за 3,9 миллиардов. долл. Акционерам Chartered заплатят 1,8 миллиардов. долл., остальная часть суммы пойдет в зачет долгов и на погашение конвертируемых привилегированных акций с правом выкупа.